半导体联盟消息，近日一则消息十分引人关注。高通最新发布旗下第三代5G基带芯片骁龙X60，该芯片将采用三星5纳米工艺进行代工生产。这使得三星在与台积电的代工大战中，抢下一个重要客户的订单，同时也将摩尔定律推进到5纳米节点。2020年之初，全球半导体龙头大厂在先进工艺竞争上的火药味就已经十分浓重。

“3+1”的参与者

5G的落地、人工智能的发展，无不需要应用到半导体芯片。这在提升市场规模的同时，也对半导体技术提出了更大挑战。半导体制造企业不得不朝着更加尖端的工艺节点7纳米/5纳米/3纳米演进。事实上，沿着摩尔定律能够持续跟进半导体工艺尺寸微缩的厂家数量已经越来越少，在这个领域竞争的厂商主要就是三星、台积电和英特尔三家。此外，中国大陆晶圆代工厂中芯国际也在推进当中。因此，参与先进工艺之争的也就只有这样“三大一小”几家公司。

先进工艺开发量产的成功与否对于半导体巨头来说意义十分重大。台积电2019年第四季度财报实现营收3170亿元新台币。按工艺水平划分，7纳米工艺技术段占公司收入的35％，10纳米为1％，16纳米为20％，合计16纳米及以下先进工艺产品收入已经占到56％。台积电CEO魏哲家表示，采用先进工艺的5G和HPC产品是台积电的长期主要增长动力，并预计2020年5G智能手机在整个智能手机市场的普及率为10％左右。

正因如此，半导体龙头大厂无不极为重视先进工艺的投资与开发。2月20日，三星宣布韩国华城工业园一条专司EUV（极紫外光刻）技术的晶圆代工生产线V1实现量产。据了解，V1生产线于2018年2月动工，2019年下半年开始测试晶圆生产，首批产品今年第一季度向客户交付。目前，V1已经投入7纳米和6纳米 EUV移动芯片的生产工作，规划未来可以生产3纳米的产品。三星制造业务总裁ES Jung称，V1产线将和S3生产线一道，帮助公司拓展客户，响应市场需求。

台积电对先进工艺的开发同样重视。在2020年1月召开的法说会上，台积电表示将增加2020年的资本支出，从原订的110亿美元，上修至140亿美元～150亿美元，其中80% 将投入先进工艺产能的扩增，包括7纳米、5纳米及3纳米等。而日前业内也传出“英特尔将提前进行7纳米投资”的消息，英特尔2020年的设备投资计划，不仅要增加现有14/10纳米工艺的产能，还要对7/5纳米工艺进行投资。在2019年财报中，英特尔表示2020年计划的资本支出约为170亿美元。

根据中芯国际财报，2019年第四季度14纳米工艺已经量产，并带来了768万美元的营收。在该次财报会议上，中芯国际联席CEO梁孟松也首次公开了中芯国际的N+1、N+2工艺的情况。中芯国际的N+1工艺和现有的14纳米工艺相比，性能提升了20%，功耗降低了57%，逻辑面积缩小了63%，SoC面积减少了55%。

5纳米/6纳米将成今年竞争焦点

如果说2019年先进工艺的竞争重点是7纳米+EUV光刻工艺，那么2020年焦点将转到5纳米节点上。在高通发布X60基带芯片之后，路透社便援引两名知情人士消息报道，三星的半导体制造部门赢得了高通的最新合同，将使用5纳米工艺技术生产新发布的芯片。对此，有业内人士指出，三星EUV产线的投产以及成功交付高通全球首个5纳米产品骁龙X60基带芯片，都将给台积电带来一定压力。

此前三星在先进工艺方面与台积电的竞争并不顺利。2018年三星选择了跳过LPE低功耗阶段，直接进入7纳米 EUV的大胆策略，意图在工艺技术上抢占先机。但是新工艺的良品率一直不高，使得大胆策略没有奏效。而台积电仍采用传统多次曝光技术，先行占领市场，取得了几乎100%的7纳米市场。不过三星显然并没有放弃对先进工艺市场的开发与争夺。2020年三星再次将重点转移到5纳米之上，显然是有意再次向台积电发起挑战。在1月份的投资者电话会议上，当被问及三星将如何与台积电竞争时，三星晶圆高级副总裁Shawn Han表示，公司计划通过“多元化客户应用”来扩大5纳米芯片产量。按照三星此前发布的工艺规划，5纳米工艺在2019年4月份开发完成，下半年实现首次流片，在2020年实现量产。

台积电对于5纳米也同样重视。根据台积电此前的披露，5纳米工艺2019年上半年导入试产，2020年上半年实现量产。台积电5纳米投资250亿美元，月产能5万片，之后再扩充至7万～8万片。根据设备厂商消息，下半年台积电5纳米接单已满，除苹果新一代A14应用处理器外，还包括华为海思新款麒麟芯片等。即使是三星已经拿下高通5纳米订单，也不代表台积电就会失去高通的订单。事实上，高通一直以来就是把晶圆代工订单交由台积电和三星等多家厂商生产的。此外，台积电还规划了一个5纳米工艺的加强版，有点像7纳米节点的N7+。资料显示，5纳米加强版在恒定功率下可提高7%的性能，降低15%的功率。预计该工艺平台将在2021年量产。

6纳米是今年竞争的另一个重点。紫光展锐最新发布的5G芯片虎贲T7520就采用了台积电的6纳米工艺，相较7纳米工艺，晶体管密度提升18%，功耗下降8%。根据台积电中国区业务发展副总经理陈平的介绍，6纳米是7纳米的延伸和扩展。台积电于2018年量产7纳米工艺，2019年量产7纳米+EUV的升级版，在芯片的部分关键层生产中导入EUV设备，从而减少光罩的采用，降低成本，提高制造效率。6纳米工艺平台则是7纳米工艺的另一个升级版。由于它可以利用7纳米的全部IP，此前采用7纳米的客户可以更加便捷地导入，在提高产品性能的同时兼顾了成本。

3纳米或需探索新的工艺架构

3纳米有可能是半导体大厂间先进工艺之争的下一个重要节点。半导体专家莫大康指出，真正发生重大变革的是3纳米，因为从3纳米开始半导体厂商会放弃FinFET架构转向GAA晶体管。

莫大康表示，市场预测5纳米可能与10纳米相同，是一个过渡节点，未来将迅速转向3纳米。但是现在半导体公司采用的FinFET架构已不再适用3纳米节点，需要探索新的工艺架构。

也就是说，在这个技术岔道口，三星有可能对台积电发起更强力的挑战。三星在“2019三星代工论坛”（Samsung Foundry Forum 2019）上，曾发布新一代闸极环栅（GAA，Gate-All-Around）工艺。因此，外界预计三星将在3纳米节点使用GAA环栅架构工艺。三星电子的半导体部门表示，基于GAA工艺的3纳米芯片面积可以比最近完成开发的5纳米产品面积缩小35%以上，耗电量减少50%，处理速度可提高30%左右。

台积电则在2018年宣布投资6000亿元新台币，兴建3纳米工厂，计划在2020年动工，最快于2022年年底开始量产。在2019年第一季度的财报法说会上，台积电曾披露其3纳米技术已经进入全面开发阶段。不过到目前为止，台积电仍未公开其3纳米节点的工艺路线。外界估计，台积电有可能要在今年4月29日举行的“北美技术论坛”上才会公布3纳米的细节。届时，台积电与三星的3纳米工艺之争将会进入一个新的阶段。